半导体集成电路复习题及答案.doc

第 8 章 动态逻辑电路填空题1、对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的 。 【答案：NMOS, PMOS, NOMS】2、对于一个级联的多米诺逻辑电路，在评估阶段：对 PDN 网只允许有 跳变，对 PUN 网只允许有 跳变，PDN 与 PDN 相连或 PUN 与 PUN 相连时中间应接入 。 【答案： 】解答题1、从逻辑功能，电路规模，速度 3 方面分析下面 2 电路的相同点和不同点。从而说明 CMOS 动态组合逻辑电路的特点。 【答案：】图 A 是 CMOS 静态逻辑电路。图 B 是 CMOS 动态逻辑电路。2 电路完成的均是 NAND 的逻辑功能。图 B 的逻辑部分电路使用了 2 个 MOS 管，图 A 使用了 4 个 MOS 管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。图 B 的逻辑功能部分全部使用 NMOS 管，图 A 即使用 NMOS 也使用 PMOS，由于 NMOS 的速度高于 PMOS，说明动态组合逻辑电路的速度高于静态电路。2、 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。 【答案：】该电路可以完成 OUT=AB 的与逻辑。与一般动态组合逻辑电路相比，它增加了一个 MOS 管 Mkp,这个 MOS管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。3、 分析下列电路的工作原理，画出输出端 OUT 的波形。 【答案：】答案：4、 结合下面电路，说明动态组合逻辑电路的工作原理。 【答案：】动态组合逻辑电路由输出信号与电源之间插入的时钟信号 PMOS,NMOS 逻辑网和逻辑网与地之间插入的时钟信号 NMOS 组成。当时钟信号为低电平时，PMOS 导通，OUT 被拉置高电平。此时电路处于预充电阶段。当时钟信号为低电平时，PMOS 截至，电路与 VDD的直接通路被切断。这时 NOMS 导通，当逻辑网处于特定逻辑时，电路输出 OUT 被接到地，输出低电平。否则，输出 OUT 仍保持原状态高电平不变。例如此电路，NMOS 网构成逻辑网中 A 与 C,或 B 与 C 同时导通时，可以构成输出 OUT 到地的通路，将输出置为低电平。第 7 章 传输门逻辑填空题1、写出传输门电路主要的三种类型和他们的缺点：（1） ，缺点： ；（2） ，缺点： ；（3） ，缺点： 。 【答案：NMOS 传输门，不能正确传输高电平，PMOS 传输门，不能正确传输低电平，CMOS 传输门，电路规模较大。】2、 传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。 【答案：阈值损失，传输延迟，反相器。】3、 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 。 【答案：异或，加法器，多路选择器】解答题1、 分析下面传输门电路的逻辑功能，并说明方块标明的 MOS 管的作用。 【答案：】根据真值表可知，电路实现的是 OUT=AB 的与门逻辑，方块标明的 MOS 管起到了电荷保持电路的功能。2、根据下面的电路回答问题： 分析电路，说明电路的 B 区域完成的是什么功能，设计该部分电路是为了解决 NMOS 传输门电路的什么问题？ 【答案：】当传输高电平时，节点 n1 电位升高，当电位大于反向器 IV1 的逻辑阈值时，反向器输出低电平，此低电平加在 P1 管上，P1 管导通，n1 的电位可以上升到 VDD。当传输低电平时，节点 n1 电位较低，当电位小于反向器 IV1 的逻辑阈值时，反向器输出高电平，此高电平加在 P1 管上，P1 管截止，n1 的电位保持传输来的低电平。说明 B 部分电路具有电荷保持电路的功能。设计该部分电路是为了解决 NMOS 传输门电路由于阈值电压不能正确传输高电平的问题。3、根据下面的电路回答问题。已知电路 B 点的输入电压为 2.5V，C 点的输入电压为 0V。当 A 点的输入电压如图 a 时，画出 X 点和 OUT 点的波形，并以此说明 NMOS 和 PMOS 传输门的特点。 【答案：】由此可以看出，NMOS 传输门电路不能正确传输高电平，PMOS 传输门电路不能正确传输低电平。4、 写出逻辑表达式 C=A B 的真值表，并根据真值表画出基于传输门的电路原理图。 【答案：】第 6 章 CMOS 静态逻辑门解答题1、 画出 F=A⊕B 的 CMOS 组合逻辑门电路 【答案：】2、 用 CMOS 组合逻辑实现全加器电路 【答案：】全加器的求和输出 Sum 和进位信号 Carry 表示为三个输入信号 A、B、C 的函数：Sum=A⊕B⊕C=Carry(A+B+C)+ABCCarry=(A+B)C+AB3、 画出 F= 的 CMOS 组合逻辑门电路，并计算该复合逻辑门的驱动能力 【答案：】4、 简述 CMOS 静态逻辑门功耗的构成 【答案：】CMOS 静态逻辑门的功耗包括静态功耗和动态功耗。静态功耗几乎为 0。但对于深亚微米器件，存在泄漏电流引起的功耗，此泄漏电流包括栅极漏电流、亚阈值漏电流及漏极扩散结漏电流。动态功耗包括短路电流功耗，即切换电源时地线间的短路电流功耗和瞬态功耗，即电容充放电引起的功耗两部分。5、 降低电路的功耗有哪些方法 【答案：】电路的功耗主要由动态功耗决定，而动态功耗取决于负载电容、电源电压和时钟频率，所以减少负载电容，降低电源电压，降低开关活动性是有效降低电路功耗的方法。第 5 章 MOS 反相器解答题1、请给出 NMOS 晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。 【答案：】2、 什么是器件的亚阈值特性，对器件有什么影响 【答案：】器件的亚阈值特性是指在分析 MOSFET 时，当 Vgs0，源与衬底的 PN 结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。影响：使得 PMOS 阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。5、 什么是沟道长度调制效应，对器件有什么影响 【答案：】MOS 晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区 D 和 S 之间电流源非理想。6、 为什么 MOS 晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应） 【答案：】晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。7、 考虑一个电阻负载反相器电路：VDD=5V，KN`=20uA/V2 ，VT0=0.8V，RL=200KΩ，W/L=2。计算 VTC 曲线上的临界电压值（VOL、VOH、VIL、VIH）及电路的噪声容限，并评价该直流反相器的设计质量。 【答案：】8、设计一个 VOL=0.6V 的电阻负载反相器，增强型驱动晶体管 VT0=1V， VDD=5V 1）求 VIL 和 VIH 2）求噪声容限 VNML 和 VNMH 【答案：】9、 采用 MOSFET 作为 nMOS 反相器的负载器件有哪些优点 【答案：】采用负载电阻会占用大量的芯片面积，而晶体管占用的硅片面积通常比负载电阻小，并且有源负载反相器电路比无源负载反相器有更好的整体性能。10、 什么是 CMOS 电路？简述 CMOS 反相器的工作原理及特点 【答案：】CMOS 电路是指由 NMOS 和 PMOS 所组成的互补型电路。对于 CMOS 反相器，V in=0 时，NMOS 截止，PMOS 导通，V out=VOH=VDD；V in= VDD时， NMOS 导通，PMOS 截止，Vout=VOL=0。高低输出电平理想，与两管无关。从对 CMOS 反相器工作原理的分析可以看出，在输入为 0 或 VDD时，NMOS 和 PMOS 总是一个导通，一个截止，没有从 VDD到 VSS的直流通路，也没有电流流入栅极，因而其静态电流和功耗几乎为 0。这也是 CMOS 电路最大的特点。第 4 章 TTL 电路解答题1、名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 【答案：】电压传输特性：指电路的输出电压 VO 随输入电压 Vi 变化而变化的性质或关系（可用曲线表示，与晶体管电压传输特性相似）。 开门/关门电平：开门电平 VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)；关门电平 VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOL 。过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。 输入短路电流 IIL-指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。输入漏电流（拉电流，高电平输入电流，输入交叉漏电流）IIH-指电路被测输入端接高电平，而其它输入端接地时，流过接高电平输入端的电流。静态功耗- 指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。2、 分析四管标准 TTL 与非门（稳态时）各管的工作状态 【答案：】当输入端的信号，有任何一个低电平时：Q1 饱和区 Q2 截至区 Q3 饱和区 Q4 截至区当输入端的信号全部为高电平时：Q1 反向区 Q2 饱和区 Q3 饱和区 Q4 饱和区4、两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进 【答案：】两管与非门： 输出高电平低，瞬时特性差。四管与非门：输出采用图腾柱结构 Q3--D ，由于 D 是多子器件，他会使 Tplh 明显下降。D 还起到了点评位移作用，提高了输出电平。五管与非门：达林顿结构作为输出级，Q4 也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。四管和五管在瞬态中都是通过大电流减少 Tplh.静态中提高了负载能力和输出电平。5、 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的 【答案：】六管单元用有源泄放回路 RB-RC-Q6 代替了 R3由于 RB 的存在，使 Q6 比 Q5 晚导通，所以 Q2 发射基的电流全部流入 Q5 的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当 Q5 饱和后 Q6 将会替它分流，限制了 Q5 的饱和度提高了电路速度。在截至时 Q6 只能通过电阻复合掉存储电荷，Q6 比 Q5 晚截至，所以 Q5 快速退出饱和区。6、 为什么 TTL 与非门不能直接并联 【答案：】当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。7、 OC 门在结构上作了什么改进，它为什么不会出现 TTL 与非门并联的问题 【答案：】去掉 TTL 门的高电平的驱动级，oc 门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q5 不会使输出低电平上升造成逻辑混乱。第 1 章 集成电路的基本制造工艺解答题1、 四层三结的结构的双极型晶体管中隐埋层的作用 【答案：】减小集电极串联电阻，减小寄生 PNP 管的影响2、 在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响 【答案：】电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3、 简单叙述一下 pn 结隔离的 NPN 晶体管的光刻步骤 【答案：】第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P 隔离扩散孔光刻第三次光刻：P 型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4、 简述硅栅 p 阱 CMOS 的光刻步骤 【答案：】P 阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+ 区光刻，光刻接触孔，光刻铝线5、 以 p 阱 CMOS 工艺为基础的 BiCMOS 的有哪些不足 【答案：】NPN 晶体管电流增益小，集电极串联电阻大，NPN 管的 C 极只能接固定电位6、 以 N 阱 CMOS 工艺为基础的 BiCMOS 的有哪些优缺点？并请提出改进方法 【答案：】首先 NPN 具有较薄的基区，提高了其性能：N 阱使得 NPN 管 C 极与衬底断开，可根据电路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在 N 阱里加隐埋层，使NPN 管的集电极电阻减小。提高器件的抗闩锁效应。7、 请画出 NPN 晶体管的版图，并且标注各层掺杂区域类型 【答案：】8、 请画出 CMOS 反相器的版图，并标注各层掺杂类型和输入输出端子 【答案：】